据TrendForce报道，三星可能又将收获另一位重要的HBM4客户，传闻2026年下半年首次独家向OpenAI提供HBM4，用于OpenAI自研的第一代AI芯片Titan。三星打算将今年一部分HBM4产能分配给OpenAI，占比仅次于英伟达和AMD，位居第三。

有消息人士透露，OpenAI很可能已经将三星确定为首批HBM供应商，随着第一代Titan选择了三星，未来第二代和第三代Titan有可能延续双方的合作。Titan是OpenAI与博通合作开发的AI芯片，由台积电代工，预计今年第三季度投入生产，目标是在年底发布。

为了满足HBM4的市场需求，三星计划将平泽代工厂超过一半的产能分配给HBM4的基础裸片（Base Die），而非外部客户。三星HBM4的基础裸片采用了自家的4nm工艺制造，性能和能效表现已经得到了英伟达和AMD验证。

据TrendForce报道，目前三星和SK海力士已入选Vera Rubin的HBM4供应名单，而HBM4的生产从DRAM晶圆到最终封装耗时超过六个月，最早将在本月开始生产。据了解，英伟达还没有最后确定HBM4的订单分配及定价，预计SK海力士应该能拿到今年英伟达包括HBM3E在内的一半以上HBM份额，而三星有可能在HBM4上领先于SK海力士。

根据JEDEC公布的HBM4标准，速度为8Gb/s，不过英伟达要求供应商提供的产品速度至少要达到10Gb/s，远高于基准线。目前三星已经通过了英伟达的HBM4认证测试，包括10Gb/s和11Gb/s两个等级的速度。SK海力士仅通过10Gb/s的部分，还在为11Gb/s而努力。

过去一段时间有消息称，美光在HBM4供应上出现了一些问题，导致落后于三星和SK海力士，英伟达可能会对原先规划的订单进行调整，将部分美光的订单转交给三星。随后美光否认了相关传言，表示实际上HBM4的生产提速，良品率与预期相符，可以提供11Gb/s以上的产品。

不过按照现在的情况来看，美光进度上比竞争对手要慢，应该还没有完成认证流程，而且关键区别也是在速度上。传闻英伟达并没有将美光排除出Vera Rubin供应链，但是打算仅在非旗舰型号产品上采用美光的HBM4。

据TrendForce报道，考虑到HBM4E和HBM5等后续HBM迭代产品将引入20层堆叠，JEDEC固态存储协会和各大存储器制造商进行了讨论，或许会进一步放宽高度限制，提高至825至900微米。

JEDEC固态存储协会通常会在产品商业化前约一年半左右确定关键规格，随着HBM4E量产时间临近，促使了这次关于高度的讨论。从历史上看，半导体行业一直对HBM的高度有着严格的限制，最近积极考虑放宽这些标准来适应HBM的发展需求，主要原因有两个：一是20层堆叠让DRAM变得更为紧密，制造变得更加困难；二是封装技术的影响，这点与台积电相关，未来系统级芯片的厚度高于775微米，HBM需要放宽高度限制来适配。

有关放宽HBM高度标准的讨论背后的另一个因素是涉及键合技术，在制造HBM方面发挥着关键作用。随着堆叠层数的增加，需要缩小芯片之间的间隙，业界普遍认为需要引入混合键合技术来做到这一点，以满足更多堆叠层数的HBM生产需要。

对于HBM制造商来说，目前混合键合技术仍然具有挑战性。之前由于HBM4高度放宽，让SK海力士有条件在现有键合技术中实现16层堆叠，无需转向新的混合键合技术，从而降低了成本和制造难度。三星是对混合键合技术最为积极的HBM厂商，预计最早会在部分16层堆叠的HBM4E产品中采用混合键合技术。

Rambus表示，鉴于AI对带宽的无止境需求，DRAM生态系统必须继续大力提升内存性能。作为面向AI应用的领先IP供应商，Rambus正在将业界领先的HBM4E控制器IP解决方案推向市场，将成为下一代AI处理器和加速器实现突破性能的关键技术。

这次Rambus推出的HBM4E控制器IP支持新一代HBM内存部署，可应用于尖端AI加速器、图形和高性能计算应用。其支持每引脚最高16Gbps的速率，为每个模块提供前所未有的4.1 TB/s带宽。对于一个拥有八个HBM4E模块的AI加速器来说，意味着拥有超过32TB/s的内存带宽应对下一代AI工作负载。另外Rambus的HBM4E控制器IP还能与第三方标准或TSV PHY解决方案配合，作为AI SoC或定制基础芯片解决方案的一部分，实现完整的HBM4E内存子系统，并集成在2.5D或3D封装里。

目前Rambus的HBM4E控制器现已开放许可，早期体验设计客户即可参与。

HBM4性能的关键限制在于接口位宽翻倍至2048位，这种扩展提升了带宽，同时更密集的I/O接口布局增加了信号干扰的风险。另外HBM4还面临电压的挑战，使得从底部逻辑芯片到顶部DRAM层的高效电力传输变得更加复杂。为应对这些挑战，SK海力士打算在HBM4及之后的HBM产品上引入新的封装，核心措施包括DRAM厚度并缩小DRAM层之间的间距，从而提升能效和稳定性。

更小的间隙也带来了新的技术挑战，使得向空间内稳定注入MUF变得更加困难。MUF是作为保护和绝缘材料，填充不均或空洞形成可能导致芯片缺陷。为此SK海力士打算引入新的方法，在不对现有工艺流程或设备做出重大改变的基础上，保持良品率并减少DRAM间隙。

虽然从内部的测试结果来看，新的HBM4封装情况比较乐观，但是距离实现大规模生产仍然有一段距离。

根据韩国媒体thelec的消息，三星最早会在3月停止华城12号生产线的运营，目前该产线月产能约8至10万片12英寸晶圆，停产后者条产线将改造为DRAM后处理车间，将负责前端工艺流程中的后续处理，例如金属布线和表面处理，升级后它将分担华城工厂其他DRAM生产线的工作量，从而提高整体生产效率。

三星电子也在去年第四季度的财报上提到了要从传统工艺向先进工艺过度，包括停止生产传统2D NAND，目前2D NAND会被用在一些低成本的存储设备上，例如U盘，但自从3D NAND普及后，2D NAND的需求已经大幅下降，主要NAND厂商均已完成向3D NAND闪存的过渡。

在华城的12号产线升级完成后，三星的华城工厂将会全力生产DRAM闪存，平泽工厂则继续是DRAM、NAND生产混用，原本的平泽P4产线原本是DRAM、NAND、Foundry生产混用的，但最新的计划则是倾向生产1c DRAM，西安工厂则继续负责NAND生产，但会推进产线工艺转换。三星预计，下半年1c DRAM的总晶圆产能将达到每月约20万片。

据TrendForce报道，下一代存储器的竞争变得愈发激烈，也让SK海力士开始思考新的方向，希望可以巩固自身在HBM4领域的领导地位。传闻SK海力士已成功开发出HBM4的系统级测试设备，可用于检测HBM4和AI芯片集成后可能出现的缺陷，而这一过程之前是由代工厂负责。

有业内人士透露，SK海力士的系统级测试设备旨在确保HBM4与GPU或CPU集成时能够正常运行，可视为系统封装（SiP）检测设备，上个月SK海力士已经在内部进行测试评估工作。随着封装技术变得越来越复杂，大家更加关心最终产品的良品率，加上HBM转向高度定制化，系统级兼容性验证变得更加必要。

存储器制造厂商通过扩展自身的系统级测试能力，确保与每个客户特定架构无缝集成，并与客户共享验证数据，以进一步提升性能表现，这一举动也被视为SK海力士深化与台积电合作的一部分内容。

据TrendForce报道，性能是HBM4至关重要的指标，不过产能和良品率决定了下一代AI加速器是否能够按时提供稳定供应，而今年整体HBM4供应动态大概率主要取决于英伟达的采购策略，也就是订单的分配情况。按照最近一段时间的说法，SK海力士将占据Vera Rubin平台大部分HBM4订单，份额可能在60%至70%，超过了之前50%的预期。

虽然SK海力士延续了HBM3E时代的强势，拿到了过半的HBM4订单，但是早期的可靠性评估显示，SK海力士提供的HBM4想达到11Gbps级别速率有些困难，而SK海力士也一直在做改进。三星在英伟达的HBM4资格测试中处于领先位置，有着不错的性能表现，可是1cnm DRAM芯片的良品率约为60%，短时间内也无法大幅提高产能，即便三星加速扩大生产线，也不足以满足英伟达整体HBM4的需求。

市场已经更多地将关注点放到了英伟达的整体采购策略上，如果坚持11.7Gbps的规格，可能很难采购足够数量的HBM4用于Vera Rubin平台。有业内人士透露，英伟达可能放宽HBM4规格要求，除了11.7Gbps，还将采购速率降一档的10.6Gbps产品，以降低存储器制造商的生产难度，从而确保HBM4的稳定供应。

据TrendForce报道，近日在公开活动中，美光执行副总裁兼首席财务官Mark Murphy驳斥了美光被英伟达边缘化的传言，称这些报道都是“不准确的”，表示美光已经开始大规模生产HBM4，并向客户发货。

按照Mark Murphy说法，实际情况应该是HBM4生产提速，量产时间从第二季度前移至第一季度。同时Mark Murphy还强调，美光的HBM4良品率与预期相符，正在按计划推进，可以提供速率超过11Gbps的产品。

美光的HBM4采用了1ß (1-beta) DRAM工艺制造，为2048-bit接口，每个堆栈的带宽超过了2.0 TB/s，性能比上一代产品提高了60%以上，同时还内置自检（MBIST）功能。与美光的上一代HBM3E产品相比，这次HBM4的功率效率提高了20%以上。

随着英伟达Vera Rubin平台进入量产阶段，三星、SK海力士和美光在HBM4的争夺战也变得愈发激烈。

据TrendForce报道，三星有望在农历新年后发货HBM4，成为首个实现大规模生产并出货的存储芯片生产厂商。英伟达已经在2025年末确定了HBM4的订单，三星的初始份额预计在20%，暂时落后于50%的SK海力士，剩下的部分则交予美光负责。

尽管现阶段三星占据的订单量不会因其更早发货而改变，但是可以清楚地看到三星存储业务方面强劲的复苏势头。与HBM3E在最终资格测试中消磨时间不同，三星在HBM4是提前通过了最终资格测试，很早就确定能拿到订单，这也让其生产方面的安排更加从容。

除了率先上市之外，三星提供的HBM4样品也是目前业界的最高规格。三星采用了1cnm（第六代10nm级别）工艺制造DRAM芯片，领先竞争对手一代，同时三星结合了自家代工厂的4nm工艺制造基础裸片（Base Die），相比于SK海力士要依赖于合作伙伴台积电（TSMC），生产安排上更灵活，且更好地控制生产成本。

有业内人士表示，由于HBM生产周期长达六周，因此供应商的产能分配必须提前做好安排，英伟达将大部分订单给予SK海力士主要还是考虑到供应商过往记录、产能和资质审核成功的评估结果。现阶段SK海力士仍然拥有最高产能，能提供更好的保障，以确保产品的交付。

有传言称，美光在HBM4供应方面出现了一些问题，英伟达可能将部分订单转交给三星，份额会从20%升至30%。

有分析指出，这一占比反映了SK海力士在大规模生产中保持高良品率所建立起来的客户信任，体现了与包括英伟达在内主要客户长期以来建立的稳固合作关系。目前HBM市场的竞争不仅仅局限于技术层面，还有稳定的质量和大规模生产能力，这些都属于核心竞争优势。

之前有消息称，三星的HBM4已经通过了最终资格测试，计划下个月开始向英伟达发货，提供的样品是目前业界的最高规格。三星采用了1cnm（第六代10nm级别）工艺制造DRAM芯片，领先竞争对手一代，同时三星结合了自家代工厂的4nm工艺制造基础裸片（Base Die），相比于SK海力士要依赖于合作伙伴台积电（TSMC），生产安排上更灵活，且更好地控制生产成本。

因此三星也被外界所看好，认为进入HBM4时代后大大缩小了与SK海力士在HBM市场的差距。传闻SK海力士和三星以相近的价格向英伟达供应HBM4，一定程度上反映了三星实力的提升。相比之下，目前三星的12层堆叠HBM3E是以低于SK海力士约30%的价格供应给英伟达。

虽然SK海力士在英伟达供应链仍占有优势，但是三星已经与AMD和谷歌等展开紧密合作，加上人工智能（AI）基础设施需求增长，今年三星的HBM产品出货量有可能出现明显拉升，预计市场份额将超过30%。

有报告显示，三星HBM4的数据传输速率达到了11.7Gb/s，高于英伟达和AMD设定的10Gb/s标准，也远远超过了JEDEC制定的8Gb/s行业标准，成为了目前业界的最高规格。值得注意的是，三星还是在未进行任何重新设计的情况下通过了验证，即便客户提高了性能要求。

三星采用了1cnm（第六代10nm级别）工艺制造DRAM芯片，领先竞争对手一代。同时三星结合了自家代工厂的4nm工艺制造基础裸片（Base Die），相比于SK海力士要依赖于合作伙伴台积电（TSMC），有更长的生产准备时间，生产安排上更灵活，且更好地控制生产成本。

随着Vera Rubin平台全面投产，英伟达正敦促供应商提升响应速度，预计三星将于今年6月全面供应HBM4。展望未来，三星计划利用其从逻辑芯片设计到封装的全整合HBM能力，强化自身在HBM4E和定制HBM解决方案等未来产品中的领导地位。

随着定制HBM时代的到来，自身拥有代工厂的三星，比起要寻求台积电帮助的SK海力士和美光，预计会从内部生产中获得潜在的成本优势，而且产能分配上也更为灵活，早早就确定以4nm工艺生产基础裸片。现在三星更为激进，直接提供2nm的解决方案。

SK海力士很早就宣布与台积电合作共同开发HBM产品，早期规划基础裸片采用5nm和12nm制造。随着高性能计算（HPC）需求飙升，对人工智能（AI）工艺负载提出了更高的要求，促使台积电再进一步，在定制HBM的基础裸片上导入3nm工艺。传闻英伟达已开始开发自己的HBM基础裸片，打算采用的就是台积电的3nm工艺，计划在2027年下半年进行小批量试产。

将基础裸片转换到代工厂将对HBM产品带来成本压力，美光打算推迟到HBM4E时代才转成台积电，暂时还不清楚制造工艺的选择。

据TrendForce报道，SK海力士经过评估后，打算在16层堆叠HBM4上继续使用MR-MUF工艺，而不是像过去传言那样启用TC NCF技术。传闻SK海力士在去年第四季度启动了对TC NCF技术的全面评估，目标是应用到量产工作，然而并没有达到预期的效果。

SK海力士的MR-RUF技术是将半导体芯片附着在电路上，使用EMC（液态环氧树脂模塑料）填充芯片之间或芯片与凸块之间的间隙。TC NCF工艺需要高温高压将材料固化再熔化，然后进行清洗。这个过程涉及2-3个步骤，而MR-RUF技术可以在不需要清洗的情况下一步完成整个过程。过去SK海力士曾表示，MR-RUF的导热系数大约是TC NCF的两倍，会对生产速度和产量有明显影响。事实上，过去两年SK海力士在HBM市场的策略非常成功。

TC NCF工艺也有自身的优势，可以将DRAM垂直堆叠变得更紧密，降低HBM的高度。不过随着去年JEDEC固态存储协会放宽了HBM4在高度方面的要求，也就是最高的720微米的限制，将12层及16层垂直堆叠的HBM4高度放宽至775微米，让SK海力士有条件在现有键合技术中实现16层堆叠，无需转向新的混合键合技术。