据Notebookcheck报道，三星已完成了HBM4的逻辑芯片开发工作，并启动了4nm试生产工作（用于HBM4的基础裸片），标志着向2025年下半年量产迈出了一大步。过去一段时间里，三星明显加快了HBM4的开发步伐，比原计划提前了大约半年，以便争取英伟达这类关键客户的订单，预计将用于下一代Rubin架构GPU，预计2026年上市。除了英伟达外，三星还将目光投向了微软和Meta的新一代定制芯片。

此前三星在ISSCC 2024上分享了一些技术细节，显示HBM4将提供巨大的性能提升，数据传输速率高达2TB/s，比HBM3E快了约66%。同时还将支持6.4GT/s的接口运行速度，接口位宽为2048位，最大提供48GB容量也比当前一代产品提升了约33%。三星还与台积电达成协议，共同开发HBM4，这也是双方首次在人工智能（AI）芯片领域展开合作。

除了HBM4定制化工作外，三星还将重点转向集成AI计算能力和特定数据处理功能，以满足不断变化的需求。传闻三星可能选择转向PIM技术，使内存芯片本身可以执行CPU、GPU、ASIC或FPGA的操作。这种做法可以将处理操作转移到HBM本身，从而减轻了内存与一般处理器之间转移数据的负担。

美光总裁兼首席执行官Sanjay Mehrotra表示：“HBM4E将带来存储器业务的范式转变，采用了台积电先进的逻辑代工制造工艺，为某些客户定制逻辑基础芯片。我们预计这种定制功能将推动美光财务业绩的改善。”

暂时还不清楚美光的基础芯片设计，除了基本的功能外，可能还会有增强的缓存、为特定应用程序（AI、HPC、网络等）量身定制的自定义接口协议、内存到内存传输功能、可变接口宽度、高级电压缩放和供电控制，以及自定义ECC和/或安全性算法等。由于涉及到标准方面的问题，尚不清楚JEDEC标准是否支持此类定制。

美光表示HBM4E的开发工作顺利，已经与多个客户进行合作，可以预期会采用不同的基础芯片和配置，实现可定制设计。同时美光的HBM4E可能还支持Marvell的定制HBM计算架构，以便更好地定制各种XPU和HBM解决方案。

此外，美光的HBM4将采用1bnm（第五代10nm级别）工艺制造，预计用于英伟达Rubin和AMD Instinct MI400系列GPU，不过竞争对手SK海力士和三星都更倾向于采用更为先进的1cnm（第六代10nm级别）工艺。

早在数月前，面对日益增长的市场需求和内存行业的持续复苏，三星选择在其平泽P4工厂建设1cnm工艺的DRAM生产线，目标是在2025年6月开始量产。据TrendForce报道，已开始向Lam Research等合作伙伴订购设备，以便在平泽P4工厂建造1cnm DRAM生产线，预计2025年第一季度开始进行安装，为HBM4量产铺平道路。

其实之前三星就已组装了1cnm工艺的DRAM生产线，不过仅限于试产，而且还取得了不错的进展。如果1cnm DRAM生产线运转良好，且能获得稳定的收益率，那么三星还可能追加额外的投资，进一步扩大产能。1cnm属于第六代10nm级别工艺，电路线宽约为11-12nm，领先于现有第五代10nm级别的1bnm，预计明年开始全面进入商业化生产。

三星的HBM4为12层垂直堆叠，打算选择4nm工艺生产基础裸片，并采用1cnm工艺制造DRAM芯片。三星目前采用10nm工艺生产HBM3E的基础裸片，在新一代HBM4上换成4nm工艺可以增强其在HBM领域的竞争优势。三星希望在HBM4量产上可以追上SK海力士，重新夺回HBM市场的领导地位。

据TrendForce报道，由于客户对先进存储器的需求，SK海力士打算改变原来的计划，以3nm取代5nm，采用更先进的工艺生产HBM4基础裸片，预计HBM4将在2025年下半年开始向英伟达发货。

有消息称，SK海力士在今年3月就推出了HBM4的原型芯片，就有以3nm工艺生产的基础裸片，相比于5nm工艺，性能提升幅度达到了20%至30%。不过性能只是一方面，成本也是SK海力士需要考虑的地方。台积电之所以加入12nm工艺生产HBM4基础裸片的选择，就是为了在满足性能要求的前提下带来成本优势，而3/5nm工艺则可以在更低功耗下达到HBM4预期的速度，或者带来更高的性能。

目前SK海力士的HBM3E依赖于自己的技术生产基础裸片，选择与台积电合作也是为了拉开与竞争对手三星的差距。此前有报道称，三星打算采用4nm工艺生产HBM4的基础裸片。

据TrendForce报道，三星已经开始开发定制HBM4，客户包括了微软和Meta，目标是2025年末进入大规模生产阶段。有消息人士透露，三星正在建立一条HBM4专用生产线，目前正处于“试生产”阶段，以便在量产之前进行试制。

微软和Meta都有自己的AI芯片，前者是Maia 100，后者是Artemis。随着大型科技公司扩大AI数据中心方面取得进展，削减与芯片购买相关的成本的需求越来越强烈，为此一边设计和使用自己的AI加速器，同时还从英伟达和AMD购买AI芯片。得益于三星同时拥有存储器和逻辑芯片的设计部门及生产线，也成为了主要科技公司的理想合作伙伴。

按照今年初三星公布的HBM4计划，数据传输速度将达到了2TB/s，相比HBM3E提高了66%，将提供16层堆叠的模块，容量从36GB提升至48GB，增大了33%。截至HBM3，高带宽内存的重点都放在热管理和提高速度上，到了HBM4，重点将转向集成AI计算能力和特定数据处理功能，以满足不断变化的需求。

最近有报道称，三星再次将注意力转向PIM技术，使内存芯片本身可以执行CPU、GPU、ASIC或FPGA的操作。这种做法可以将处理操作转移到HBM本身，从而减轻了内存与一般处理器之间转移数据的负担。

据TrendForce报道，台积电宣布与三星达成协议，共同开发HBM4，这将是双方首次在人工智能（AI）芯片领域展开合作。也就是说，三星与SK海力士一样，在HBM4时代做出了类似的选择。三星曾表示，为了在HBM领域取得进展，正在与各个代工厂合作，准备了20多种定制解决方案。

据了解，台积电与三星合作的是“无缓冲HBM4”，属于HBM4的一种特殊版本，取消了用于分配电压和防止电气问题的缓冲器。与现有型号相比，这一设计预计将提高40%的功率效率，减少10%的延迟。与之前的HBM产品不同，充当HBM大脑的逻辑芯片可以由其他代工厂生产，而不再局限于存储器制造商。

虽然三星可以提供包括存储器生产、芯片代工、以及先进封装在内的全方位服务，满足客户在HBM4上的相关服务，但是通过与台积电的合作，可以利用对方的技术吸引更多客户。传闻三星还有另外一层考虑因素，就是整合英伟达和谷歌等大客户的定制要求。

按照三星的计划，将在年底前流片HBM4，为2025年底大规模生产奠定基础。三星的HBM4为12层垂直堆叠，打算选择4nm工艺用于大规模生产HBM4的基础裸片，并采用1cnm工艺制造DRAM芯片。

根据zdnet的报道，SK海力士下一代HBM4内存预计将在明年下半年开始量产，流片基本就是芯片设计的最后阶段，说明芯片设计已经基本完成，开始送去试产并完成最后验证，并在确认没有问题后才能开始制造。目前SK海力士是NVIDIA AI芯片的重要HBM内存供应商，几个月前他们已经率先提供HBM3E内存。而HBM4内存则是下一个重要的技术节点，它可提供更快的速度，可提供卓越的能效和更高的带宽。

HBM4与HBM3E相比，位宽直接翻倍，从1024位提升至2048位，拓宽了数据传输带宽，这对新一代AI芯片来说至关重要。HBM4允许堆叠16个DRAM芯片，而HBM3E则是12个，支持24Gb和32Gb的颗粒，这让单颗芯片堆栈容量达到64GB，而HBM3E只有32GB。

SK海力士最近承诺提供比其现有HBM高20到30倍的性能，这进一步加剧了竞争，因为三星也计划在下季度推出自己的HBM4内存。虽然三星未像SK海力士那样迅速通过HBM3E内存的质量检查，但在HBM4内存的竞争上三星是SK海力士的重要竞争对手，也是NVIDIA与AMD的HBM4内存的重要供应商。

据The Elec报道，三星将在年底前流片HBM4，属于第六代HBM产品，此举被认为是为2025年底大规模生产奠定基础。由于从流片到最终确定测试产品之间的时间跨度可能在三到四个月之间，三星的HBM4测试产品预计最早会在明年初发布，之后三星将继续做改进，直到将样品发送给主要客户。

三星的HBM4为12层垂直堆叠，打算选择4nm工艺用于大规模生产HBM4的基础裸片，并采用1cnm工艺制造DRAM芯片。虽然相比于7/8nm工艺，采用4nm工艺的成本要高得多，但是会带来更好的芯片性能，同时能耗方面也有更明显的优势。三星目前采用10nm工艺生产HBM3E的基础裸片，在新一代HBM4上换成4nm工艺可以增强其在HBM领域的竞争优势。

竞争对手SK海力士计划2025年下半年量产12层垂直堆叠的HBM4，打算采用台积电（TSMC）的N5和N12FFC+工艺制造基础裸片，DRAM芯片则是在1β (b) nm和1cnm之间做选择。有消息称，SK海力士原本更倾向于1β (b) nm工艺，但是随着三星采用1cnm工艺制造DRAM芯片，内部最后有可能决定追随三星的做法，换成1cnm工艺。

基础裸片位于芯片堆栈的底部，是HBM的核心组件。DRAM制造商已经有能力为HBM3E等现有产品生产基础裸片，不过对于HBM4，由于客户要求的定制功能，需要额外的晶圆加工步骤。据了解，目前三星4nm工艺的良品率已超过70%，Galaxy S24系列旗舰智能手机中搭载的Exynos 2400也采用了这一制程工艺。

相比于7/8nm工艺，采用4nm工艺的成本要高得多，但是会带来更好的芯片性能，同时能耗方面也有更明显的优势。三星正在采用10nm工艺生产HBM3E，在新一代HBM4上采用4nm工艺可以增强其在HBM领域的竞争优势。

今年4月，竞争对手SK海力士宣布与台积电（TSMC）签署了谅解备忘录（MOU），双方就下一代HBM产品生产和加强整合HBM与逻辑层的先进封装技术密切合作。SK海力士计划与台积电合作开发第六代HBM产品，也就是HBM4。

随后台积电确认将生产用于HBM4的基础裸片，计划采用N5和N12FFC+工艺，为HBM4提供前所未有的性能和能源效率。

JEDEC表示，HBM4的进步对于需要高效处理大型数据集和复杂计算的应用程序来说至关重要，覆盖范围包括生成式AI、高性能计算、高端显卡和服务器。与HBM3相比，HBM4将使每个堆栈的通道数增加一倍，并且占用了更大的物理空间。早在去年就有报道称，HBM4堆栈将采用2048位接口，而以往每个HBM堆栈采用的都是1024位接口，位宽翻倍是2015年HBM内存技术推出后的最大变化。

此外，为了确保支持设备的兼容性，在新标准里，单个控制器可以同时使用HBM3和HBM4，不同的配置需要不同的中介器来适配。HBM4将指定24Gb和32Gb层，并提供4-high、8-high、12-high和16-high的TSV堆栈，目前JEDEC已就最高6.4 Gbps的速率达成协议，并讨论更高的频率。

有消息称，JEDEC为了降低三星、SK海力士和美光的制造难度，可能会放宽HBM4在高度方面的要求，也就是最高的720微米的限制，12层及16层堆叠的HBM4高度将放宽至775微米。这意味着利用现有的键合技术就能实现16层堆叠，而无需转向新的混合键合技术。

据TrendForce报道，三星已经成立了新的“HBM开发团队”，将专注于HBM3、HBM3E和下一代HBM4技术的相关开发工作，以提高三星在HBM市场的竞争力。三星早在2015年就在DRAM部门里组建了专门负责HBM产品开发的团队，甚至还成立了特别工作组，而这次组织架构的改组进一步做了加强。

三星希望能够加快HBM产品的开发进度，抢夺高附加值DRAM市场。早在今年2月，三星就宣布完成了HBM3E 12H DRAM的开发，并在4月量产了HBM3E 8H DRAM。三星从去年开始，就提供了HBM3E给英伟达进行验证，包括了8层和12层堆叠的产品，但是一直没有通过，预计第三季度末能够部分完成验证工作。

此前三星还发表了一篇采访文章，介绍了目前HBM产品的开发情况，并再次重申了HBM4正在开发当中，将于2025年首次亮相。之前还有传言称，三星打算在下一代HBM4引入针对高温热特性优化的非导电粘合膜（NCF）组装技术和混合键合（HCB）技术。

据AnandTech报道，台积电在近日举办的2024欧洲技术研讨会上表示，将采用N5和N12FFC+工艺制造基础裸片，为HBM4提供前所未有的性能和能源效率。台积电称，正在与主要的HBM内存合作伙伴联手，在先进制程上实现HBM4的全堆栈集成，其中N12FFC+工艺可以在满足性能要求下具备成本优势，N5工艺则可以在更低功耗下达到HBM4预期的速度。

N5是目前最先进的制程工艺之一，用于制造最好的CPU和GPU，现在用到存储器上属于一件大事，比起之前传言中采用的N7工艺更为先进。利用N5工艺，可以将更多的逻辑和功能封装到HBM4的基础裸片里，并实现非常精细的互连间距，这对于逻辑芯片上的直接键合至关重要，从而提高人工智能（AI）和高性能（HPC）所需的内存性能。N12FFC+工艺源自台积电非常成熟的16nm FinFET技术，制造的HBM4基础裸片可用于构建12层及16层堆栈，分别提供48GB和64GB的容量，比起N5工艺更具性价比。

此外，台积电还在优化CoWoS-L和CoWoS-R封装技术，以支持HBM4集成。按照SK海力士和台积电的计划，HBM4预计在2026年投产。

虽然距离HBM4投产还有两年的时间，不过SK海力士已经在加速推进第七代HBM产品的开发工作。据etnews报道，SK海力士HBM先进技术团队负责人Kim Kwi-wook在近日举行的“IMW 2024”活动上分享了下一代HBM的发展方向，表示当前HBM技术已达到新的水平，同时代际更迭周期也在加快，从HBM3E开始，由以往的两年变成了一年。

行业对于高带宽存储器的高需求迫使SK海力士将HBM项目提速，预计首批12层堆叠的HBM4最快会在明年下半年到来，到2026年还会有16层堆叠的产品，不但会利用MR-MUF技术，同时还会往更为定制化的方向发展，而HBM4E最早会在2026年出现。这是SK海力士首次提及HBM4E，确认了新标准的存在，传闻带宽将是上一代产品的1.4倍。

负责HBM4开发的新团队由三星DRAM开发副总裁Hwang Sang-joon负责，并直接向三星存储芯片业务总裁Lee Jung-base汇报工作，内部也通过调整主要人员等手段来加强新建开发团队的实力。上个月三星还发表了一篇采访文章，介绍了目前HBM产品的开发情况，并再次重申了HBM4正在开发当中，将于2025年首次亮相。

据三星介绍，随着硬件的多功能性变得更加重要，HBM4在设计上也会针对不用的服务应用进行优化，计划通过统一核心芯片、多样化封装和基础芯片（比如8/12/16层堆叠）来应对。为了解决功耗墙的问题，首个创新将从使用逻辑工艺的基础芯片开始，随后是第二个创新，从当前2.5D HBM逐步发展到3D HBM，最后预计会出现第三次创新，比如HBM-PIM，也就是具备计算功能的内存半导体技术，这点之前三星已经有过介绍。

之前还有传言称，三星打算在下一代HBM4引入针对高温热特性优化的非导电粘合膜（NCF）组装技术和混合键合（HCB）技术。

据The Elec报道，SK海力士打算选择台积电的7nm工艺，用于生产HBM4所需要的基础裸片（Base Die），这是双方针对搭载于HBM封装内最底层的基础裸片优化工作的一部分。HBM是将多个DRAM裸片（Core Die）堆叠在基础裸片上，并通过硅通孔（TSV）技术进行垂直连接而成。基础裸片也连接至GPU，起着对HBM进行控制的作用。

SK海力士包括HBM3E（第五代HBM产品）在内的HBM产品，都是基于自身制程工艺制造了基础裸片，但HBM4选择台积电的先进逻辑工艺，以便增加更多的功能。双方还计划将SK海力士的HBM产品和台积电的CoWoS技术融合，做进一步的协力优化工作，以应相关客户对HBM产品的要求。

此外，SK海力士还计划生产在性能和功效等方面更广的满足客户需求的定制化（Customized）HBM产品。根据SK海力士的安排，2026年将实现HBM4的批量生产。