SPHBM4类似于人工智能（AI）加速器中常用的HBM4，使用了相同的DRAM芯片和堆叠结构，但是采用不同的缓冲芯片，以便在标准封装中进行组装。SPHBM4的DRAM通过分布式接口与主机计算芯片相连，接口分为多个独立通道，各通道之间完全相互独立，且通道之间不一定保持同步。

以往每个HBM堆栈采用的都是1024位接口，HBM4堆栈采用2048位接口，位宽翻倍是2015年HBM内存技术推出后的最大变化。SPHBM4则与HBM4不同，选择了往另一个方向发展，每个堆栈的接口数量更少了，降至512位。为了实现相同的数据传输速率，SPHBM4的每个通道接口均配备一条16位数据总线，以双倍数据速率（DDR）运行，速度是相应HBM4通道（64位数据）的四倍，这项改进也使得有机基板所需的凸点间距得以放宽。

由于SPHBM4与HBM4采用了相同的DRAM核心层，每个堆栈的总容量保持一致，但是有机基板布线带来了额外的优势：可支持更长的SoC到内存通道，这可能增加SPHBM堆栈的总数量，从而提升总内存容量。

即将发布JESD82-542（DDR5MRCD02）- DDR5多路复用秩寄存时钟驱动器标准，进一步强化模块设计中的信号完整性和时序控制能力。

进行中的MRDIMM Gen 2模块标准 - 已接近完成，目标起始速率为12800MT/s。

正在开发MRDIMM Gen 3模块标准 - 底层内存接口逻辑处于最终定稿阶段。

MRDIMM全名为Multi-Ranked Buffered DIMMs（多路复用双列直插式内存模块），就是将两个DDR5 DIMM组合在一起，然后提供双倍的数据传输速率，并保持相同的容量、可靠性、可用性和可维护性（RAS）特性，应对日益繁重的工作负载。这需要一个特殊的数据缓冲区来进行组合，转换为单个QDR。

DDR5 MRDIMM可在单个通道上组合和传输多个数据信号，有效地增加了带宽，无需额外的物理连接，提供无缝的带宽升级。在不改变DRAM封装的情况下，计划提供Tall MRDIMM外形尺寸，以提供更高的带宽和容量。这种创新的、更高的外形将使DIMM上安装的DRAM单芯片封装数量增加一倍，而无需使用3DS封装。

早在2024年7月，美光就宣布DDR5 MRDIMM出样了。

据TrendForce报道，随着HBM的迭代及性能要求的提升，JEDEC固态技术协会考虑再次放宽HBM的高度限制，可能提高至900微米。这是未来缓解存储器制造商的生产瓶颈，支持下一代HBM产品更快地进入大规模生产，不但能降低成本，也提升了良品率。

目前无论是三星的TC NCF技术还是SK海力士的MR-RUF技术，都是使用凸块实现层与层之间的连接。要实现更多层数的堆叠，厚度必然会继续增加，现有的技术在原限定高度下很难实现这样的操作。混合键合技术不需要凸块，通过板载芯片和晶圆直接键合，让层与层之间更加紧密，以减少封装厚度。不过混合键合技术尚未完全成熟，而且相比现有的键合技术过于昂贵。

如果将HBM的高度要求放宽，那么利用现有技术就能支持更多层数。不过业界普遍认为，最终存储器厂商都不可避免地引入混合键合技术，这对于20层或以上的堆叠至关重要。JEDEC固态技术协会改变HBM的高度限制要求，一方面为混合键合技术争取到了更多的开发时间，另一方面也是为了加快下一代HBM的商业化进程。

LPDDR5/5X内存设备能够支持两组时序参数：全速模式和耗电更少的低速模式。这一特性为移动设备提供了更长的电池续航，而移动设备是LPDDR5/5X芯片和模块的常见应用，随着相关设备的使用范围扩大，数据中心也可能选用该类型DRAM。更新后的JESD406-5标准详细记录了计算快速模式与低功耗模式切换时间的关键参数，使得该功能变得更加高效，并实现了更高的系统性能。

JEDEC SPD工作组主席Bill Gervasi表示，随着人工智能（AI）及其他高要求应用的普及，降低功耗对计算系统来说变得至关重要。更新版LPDDR5/5X SPD标准的发布，为系统在保持低功耗特性的同时优化性能提供了重要保障。

今年英伟达即将出货的Vera Rubin平台上，引入了SOCAMM2（Small Outline Compression Attached Memory Module）内存模块，上面搭载的就是LPDDR5X DRAM，在平台信号完整性允许的情况下每引脚高达9.6 Gb/s的速率。由于使用的是低功耗DRAM，可降低系统设备能耗和散热要求，这是高效大数据处理的关键特性。

据TrendForce报道，考虑到HBM4E和HBM5等后续HBM迭代产品将引入20层堆叠，JEDEC固态存储协会和各大存储器制造商进行了讨论，或许会进一步放宽高度限制，提高至825至900微米。

JEDEC固态存储协会通常会在产品商业化前约一年半左右确定关键规格，随着HBM4E量产时间临近，促使了这次关于高度的讨论。从历史上看，半导体行业一直对HBM的高度有着严格的限制，最近积极考虑放宽这些标准来适应HBM的发展需求，主要原因有两个：一是20层堆叠让DRAM变得更为紧密，制造变得更加困难；二是封装技术的影响，这点与台积电相关，未来系统级芯片的厚度高于775微米，HBM需要放宽高度限制来适配。

有关放宽HBM高度标准的讨论背后的另一个因素是涉及键合技术，在制造HBM方面发挥着关键作用。随着堆叠层数的增加，需要缩小芯片之间的间隙，业界普遍认为需要引入混合键合技术来做到这一点，以满足更多堆叠层数的HBM生产需要。

对于HBM制造商来说，目前混合键合技术仍然具有挑战性。之前由于HBM4高度放宽，让SK海力士有条件在现有键合技术中实现16层堆叠，无需转向新的混合键合技术，从而降低了成本和制造难度。三星是对混合键合技术最为积极的HBM厂商，预计最早会在部分16层堆叠的HBM4E产品中采用混合键合技术。

新的高速串行接口与优化协议可实现显著吞吐量增长，并助力系统高效节能运行。综合来看，UFS 5.0和UFSHCI 5.0将实现：

行业领先的AI工作负载顺序性能 - UFS 5.0实现了高达10.8GB/s的顺序读写速度，实现了存储带宽的重大进步。

通过集成链路均衡增强信号完整性，确保在更高数据速率下可靠运行。

通过专用电源轨提升电源完整性 - UFS 5.0引入了独立电源轨，实现PHY与内存子系统之间的噪声隔离，简化了系统集成。

通过内联哈希技术进行高级数据保护 - 直接在存储路径内进行数据完整性检查，能更快、更有效地检测数据损坏或篡改。

为实现最高性能与最优能效的数据传输，JEDEC UFS利用来自MIPI联盟的行业领先规范来构建其互连层。这种合作在UFS 5.0中得以延续，该版本采用了MIPI M-PHY v6.0规范与UniPro v3.0规范。

其中MIPI M-PHY v6.0是高性能PHY物理层接口，采用了PAM4信号编码机制，引入HS-G6高速模式，将每通道最大带宽提升至前代HS-G5最高速率的两倍。同时 HS-G6模式采用全新的1b1b线路编码，大幅降低编码开销。UniPro v3.0则是传输层与链路层协议，用于芯片组与外设组件之间的互连，配合HS-G6可以使UFS接口带宽达到每通道每方向46.6Gb/s。

早在数天前，存储器制造商铠侠（Kioxia）宣布其UFS 5.0闪存已经出样。

据Benchlife报道，有消息人士透露，4-RANK DDR5内存模块将会被JEDEC固态技术协会吸纳，成为JEDEC标准之一，将命名为CQDIMM，其中的“Q”对应的意思是“Quad”，区别于一般的CUDIMM（Clocked Unbuffered DIMM）内存模块。相关标准细节已经在JEDEC固态技术协会手上，只不过尚未正式对外公布。

除了微星之外，华硕和技嘉也打算在Arrow Lake Refresh上加入对CQDIMM内存模块的支持。由于CQDIMM内存模块的速率从7200MT/s起步，也符合Arrow Lake Refresh原生支持DDR5-7200的规格。

根据之前威刚和微星的介绍，4-RANK DDR5内存模块不仅满足了1SPC（1 Slot Every Channel）主板设计的超频优化特性，还满足了高端游戏玩家和专业人士对高容量和高频性能的双重需求，大大增强了双DIMM主板配置的扩展灵活性，用户可以实现256GB的超大总容量。此外，该技术通过支持堆叠DIE技术，预留了未来的扩展潜力，展示了远见和可持续的可扩展性。

简单来说，JEDEC固态技术协会将新标准定义为紧凑、可维修、基于LPDDR5X的紧凑外形CAMM2，就是之前谈及的SOCAMM2内存模块。经过优化的外形设计很好地适配高密度数据中心机箱和主板布局而设计，而且具有可扩展性，可为支持AI训练和推理服务器提供所需的大容量内存模块。预计新标准将支持全速的LPDDR5X，在平台信号完整性允许的情况下每引脚高达9.6 Gb/s的速率。由于使用的是LPDDR5/5X，低功耗DRAM可降低系统设备能耗和散热要求，这是高效大数据处理的关键特性。

几天前，JEDEC固态技术协会发布了DDR5 SPD年度标准更新，最新版本为JESD400-5D DDR5串行存在检测（SPD）内容规范1.4版。其中一项重要支持功能，就是新增SOCAMM2编码，增强了内存模块在复杂系统环境下的识别与兼容能力，优化下一代可更换内存模块的使用，旨在满足企业部署所需的可靠性要求。

英伟达原计划将SOCAMM用在Blackwell Ultra GB300产品线，后来又推迟到下一代Rubin产品线才引入，更新至SOCAMM2。

首先在新版本里，扩展了对DDR5-9200内存模块的支持，满足了部分高性能计算场景对更高带宽的需求；其次是新增SOCAMM2编码，增强了内存模块在复杂系统环境下的识别与兼容能力，优化下一代可更换内存模块的使用；最后是针对MRDIMM模块，在新版本扩充了错误日志信息记录内容，有助于提高系统调试效率和故障排查精度，提升系统的稳定性。

JEDEC董事会主席Mian Quddus表示表示：“随着DDR5内存以更高的速度和更丰富的内存模块在行业取得成功，JEDEC对此也作出了积极的回应。许多存储器供应商在SPD年度标准更新发布中协作努力，有助于确保这些内存解决方案的一致性。”

JEDEC固态技术协会在2020年，首次公布了DDR5 SDRAM标准，提升重点在于提高内存密度以及频率上。其最高速率达到了6400 Mbps，单条LRDIMM最大容量为2TB，最大UDIMM容量为128GB。过去数年里，已经进行了多次版本更新，引进了不少新功能。

JEDEC固态技术协会在博文中称，新一代UFS 5.0标准采用了即将推出的M-PHY v6.0 和 UniPro v3.0规范作为互连层基础，其中M-PHY 6.0 引入了全新的“高速档位 6”（HS-G6）技术，其数据传输速率为上一代UFS 4.0的2倍左右（上代为4.2GB/s），达到10.8 GB/s，更好地满足AI应用对数据传输的需求。同时为了应对高速读写下的信号可能会出现失真或衰减而导致的出错问题，UFS 5.0标准内置了链路均衡技术，可实现更可靠稳定的信号完整性。另外，新标准还引入了独立的供电轨技术，能对物理层（PHY）和内存子系统之间的电源噪声形成有效的隔离，进一步提升系统稳定性，并简化系统集成。

安全功能上，UFS 5.0加入了内联哈希功能，使存储模块在读写过程中可进行即时的哈希计算，降低未经授权的访问和篡改风险。目前UFS 5.0的具体发布日期仍有待确定，同时也尚未知道有哪些存储厂商会推出首批跟进产品。

JEDEC表示，HBM4的进步对于需要高效处理大型数据集和复杂计算的应用程序来说至关重要，覆盖范围包括生成式AI、高性能计算（HPC）、高端显卡和服务器。相比于先前的HBM3，HBM4做了诸多改进，包括：

增加带宽 - HBM4采用了2048-bit接口，传输速度高达8Gb/s，可将总带宽提高到2TB/s。

双通道 - HBM4将每个堆栈的独立通道数量增加了一倍，从16个通道（HBM3）增加到32个通道，为设计人员提供了更大的灵活性和独立的访问多维数据集的方式。

电源效率 - 支持供应商特定的VDDQ（0.7V、0.75V、0.8V或0.9V）和VDDC（1.0V或1.05V）电平，从而降低功耗并提高能源效率。

兼容性和灵活性 - HBM4接口定义确保了与现有HBM3控制器的向后兼容性，允许在各种应用中实现无缝集成和灵活性，并允许单个控制器在需要时与HBM3和HBM4一起工作。

定向刷新管理（DRFM）- HBM4结合了定向刷新管理 ，以改进行对row-hammer攻击的缓解效果，且拥有更高的可靠性、可用性和可维护性（RAS）。

容量 - HBM4支持4层、8层、12层和16层DRAM堆栈配置，芯片容量为24Gb或32Gb，单个堆栈最大容量可达64GB。

英伟达技术营销总监兼JEDEC HBM小组委员会主席Barry Wagner表示，高性能计算平台正在迅速发展，需要在内存带宽和容量方面进行创新，而HBM4是与技术行业领导者合作开发的，旨在推动人工智能和其他加速应用的高效、高性能计算的飞跃发展。

这些成果建立在JEDEC和OCP早期共同努力之上，将OCP小芯片数据可扩展标记语言（CDXML）规范集成到JEDEC的相关标准里，使Chiplet制造商能够以电子方式向其客户提供标准化的Chiplet零件描述，为使用Chiplet实现自动化系统级封装（SiP）设计和制造铺平了道路。

组装和基板设计套件通过为关键设计元素（包括几何、层、互连和组装工艺）定义标准化规则格式和公差，实现异构小芯片的高效集成。

Material Design Kit提供了一个全面的框架，用于定义、评估和验证SiP所需的材料属性和设计参数。其侧重于基板、中介层、再分布层和3D集成技术等关键元素。该套件强调材料特性（比如介电常数、导热系数和机械强度）对优化性能、可靠性和成本效益的重要性。

测试设计套件在JEDEC中进行了标准化，支持对SiP进行规划、设计和制造，特别强调可测试性，实现Chiplet集成测试过程的标准化，重点是测试元件的标准定义、测试流程要求和仅测试元件的定义，以及对先进制造测试的支持。

借助JEDEC与OCP之间的联盟，这些设计工具包现已成为JEDEC JEP30: Part Model Guidelines的一部分。

JESD319是内存控制器标准，定义了CXL内存控制器ASIC的总体规格、接口参数、信令协议和功能。关键部分包括了引脚参考信息和功能描述，其中涉及CXL接口、内存控制器、内存RAS、元数据、时钟、复位、性能和控制器配置要求。JESD319专注于基于CXL 3.1规范的直连内存扩展应用程序，提供标准化功能的基线，同时允许额外的创新和定制。

JESD325是内存设备管理标准，为CXL内存中的系统和设备管理功能提供了参考规范。其面向基于PCIe 5.0的现场可更换CXL内存设备，符合CXL 2.0规范或更高版本，主要内容包括：

管理接口要求 - 物理层、传输层和协议层

安全要求 - 签名和散列算法、安全启动、安全FW更新和SPDM

管理传感器和控制的要求

热管理要求

FRU重要产品数据内容要求

JEDEC董事会主席Mian Quddus表示，随着JESD319和JESD325的发布，JEDEC固态存储协会已经完成了支持CXL技术的强大标准体系，为业界开发各种CXL存储产品提供了灵活性。

JESD317A为CXL内存模块提供了详细的指引，包括机械、电气、引脚、供电和散热，以及新兴CXL内存模块（CMM）的环境指南。这些模块符合SNIA（存储网络行业协会）的EDSFF外形，包括E1.S和E3.S，为数据中心和类似的服务器提供友好的热插拔组件。JESD405-1B定义了这些CMM标签的内容，帮助用户选择合适的CXL内存解决方案。标签包括有关内存介质类型的信息，比如DDR5、支持的CXL协议的修订级别、以GB或TB为单位的总容量，另外还有通过单个连接器（1C）至四个连接器（4C）、支持x4至x16的连接器和I/O配置。v1.1版本包括模块组件原产国的文档，可在所需的二维条形码中读取，从而简化库存管理。

JEDEC董事会主席Mian Quddus表示，JESD317A和JESD405-1B证明了JEDEC对扩展CXL解决方案市场的积极支持，这些文件代表了数十家公司的合作，代表了CXL内存解决方案的供应商和最终用户，有助于解决方案的商品化，为行业带来好处。

近日，JEDEC固态技术协会宣布推出最新的JESD79-5C DDR5 SDRAM标准，旨在提高可靠性和安全性，并进一步增强了性能，适用于高性能服务器到人工智能（AI）和机器学习（ML）等新兴技术在内的各种应用领域。官方称，目前新标准的资料已经可以从官网上下载。

在JESD79-5C DDR5 SDRAM标准里，JEDEC固态技术协会引入了一种创新的解决方案来提高DRAM数据完整性，称为PRAC，将根据字行粒度精确计算DRAM激活次数。当启用了PRAC的DRAM检测到激活次数过多时，会提醒系统暂停流量并指定时间采取缓解措施。通过DRAM和系统之间的密切协调，为解决数据完整性挑战提供了基本准确和可预测的方法。

JESD79-5C DDR5 SDRAM标准的主要功能特性，包括：

将标准时序参数定义从6800 Mbps扩展到8800 Mbps

将DRAM内核时序和Tx / Rx AC时序扩展至8800 Mbps，之前版本最高仅支持6400 Mbps时序参数和最高7200 Mbps内核时序的部分片段

引入自刷新退出时钟同步（Self-Refresh Exit Clock Sync），以优化I/O训练

纳入双芯片封装（DDP）时序

弃用部分阵列自刷新（PASR），以解决安全问题

JEDEC董事会主席Mian Quddus表示，很高兴JC-42委员会为推进DDR5 SDRAM标准所做的努力，JESD79-5C突破性的新功能旨在支持行业对各种应用中安全性、可靠性和性能的不断发展的需求。