在谈到基于Willow Cove架构的Tiger Lake CPU必须提供的更高的缓存时，Boyd透露，新的Willow Cove架构CPU会将L2缓存从512KB增加到1.25MB，我们还为每个核心添加了3MB的L3缓存，在8核心产品中最多可以访问24MB的L3缓存。

除了官方确认，PTT论坛的SharkBay还透露了有关Tiger Lake-H系列下将提供的各种SKU的更多信息。具有4核配置和35W TDP的标准Tiger Lake-H芯片将继续使用BGA1449插槽，与Tiger Lake-U芯片相同，而更高级的产品将采用BGA1787插槽，并具有多达8核的配置和45W TDP。

有趣的是35W TDP的标准Tiger Lake-H将配备96个EU的Iris Xe GPU，而45W的更高规格Tiger Lake-H仅具有32个EU，当然了，他们一般都会在游戏本上配合独显出货的，所以削弱核显很正常。

据称，45W的高规格Tiger Lake-H将提供4核、6核和8核的不同规格CPU，其频率比其35W TDP的标准Tiger Lake-H要高。

twitter用户@_rogame在3DMark 11数据库中发现了一款6核12线程的Rocket Lake处理器的跑分数据。这款处理器具有3.5GHz的基础频率和4.2GHz的睿频频率，其有多分3DMark 11跑分，其中最高的一份数据的CPU性能分为11887分，核显图形分为1900分。

作为对比，rogame列出了同样为6核12线程的最新第十代桌面酷睿处理器Core i5-10400的跑分数据，Core i5-10400具有2.9GHz的基础频率和4.3GHz的睿频频率，其CPU性能分为12828分，核显图形分为1822分。

就如此看起来继续使用14nm工艺的下一代的Rocket Lake处理器并不会给人带来惊喜，不过这只是ES版的Rocket Lake，英特尔还会对其进行调试，最终的性能表现还未可知。

而且目前的爆料看来Rocket Lake最大的改变也并不在性能上，英特尔也无意为Rocket Lake系列强堆性能，据传Rocket Lake甚至最高将只有8核版本。

Rocket Lake的变化主要在其他方面，主要有CPU将提供20条直连PCIe通道，DMI 3.0总线由4x扩宽为8x，CPU的显示控制器将支持HDMI 2.0b，PCH方面将增加对USB 3.2 Gen 2x2的支持，速率为20Gbps。

并且CPU的直连PCIe总线将会升级到PCIe 4.0，而且它会搭载Xe显卡作为核芯显卡，使用上在IPC上有重大提升的Willow Cove内核。

爆料信息分为两部分，截图的上半部分为Tiger Lake处理器相关。

首先，Tiger Lake处理器将会有三大分支，分别为TDP为9W的UP4，TDP为15~28W的UP3和TDP为45W的H，也就是我们较为熟悉的移动超低压（Y）、移动低压（U）和移动标压（H）三种，它们将会采用10nm制程，其中移动标压版本将会独占支持SGX和傲腾DC持久性内存。两种低压处理器最多均只有4核心，而标压版本则最大有8核心产品。

其次，在内存支持方面，两种低压处理器都会支持LPDDR4x-4266，而标压和低压还会支持DDR4-3200，值得注意的是，原本计划中对LPDDR5的支持在2020年2月份时已经被删去。

最后是I/O扩展性，Tiger Lake-U和H都会提供4组Thunderbolt 4控制器，而超低压少了1组。另外Tiger Lake将提供PCIe 4.0的支持，两种低压均只提供x4总线，而标压为4+16共20x的组合。另外，Tiger Lake将会继承Ice Lake的FIVR电源控制方案。

再来看下半部分，是Rocket Lake系列的规格。

系列将分为两种，一种为UP3，一样的15W移动低压处理器，另一种则是桌面版的-S，TDP在35W到125W之间，前者最多集成6核，后者最多集成8核，并且将继续使用LGA 1200插槽。值得注意的是，Rocket Lake系列在核心缓存配置上与Tiger Lake有不同，虽然使用的同样是Willow Cove内核，但Rocket Lake上面的Willow Cove，其二级缓存只有0.5MB，回到了之前的水平。

内存支持方面，Rocket Lake-S将支持DDR4-2933，和部分Comet Lake-S处理器保持一致，而低压系列还会支持LPDDR4x-3733。

I/O和扩展性上，不管是移动低压版还是桌面版，都不会集成Thunderbolt控制器，不过会支持PCIe 4.0总线，并且桌面版将提供16+4条PCIe 4.0总线。另外，电源管理方案将会切换成SVID。

当然，以上信息并不是由官方提供，仅为传言，大家看个乐呵即可，实际产品可能还要进行调整。

现代处理器的二级缓存的大小对于它的性能有非常大的影响，目前桌面版Skylake处理器的二级缓存均为256KB，这个数字从Nehalem也就是第一代Core i系列上面那个架构开始就一直没有变过，显然它已经落后于时代了，所以Intel在之后的Skylake-X和Ice Lake上面开始增加CPU核心的L2大小，达到了512KB的大小。

而根据此前的信息，我们知道在Willow Cove，也就是Tiger Lake将使用的CPU核心架构上面，Intel将每个核心的二级缓存大小扩大到了1.25MB，这与这次泄漏出来的CPU二级缓存规格相一致，有理由认为泄漏的处理器使用的就是Willow Cove微架构。而之前曝光的4核心Tiger Lake-U处理器就具有12MB的缓存，所以它并不像是Tiger Lake，那么只剩下一种可能性了：它就是上次PTT论坛所说的，将使用14nm制程，但是搭配Willow Cove微架构的Rocket Lake了。

这种猜测也有很大的合理性，因为三级缓存占据的面积非常大，而使用老的14nm制程意味着CPU核心的面积将会比使用10nm时候大的多，既然二级缓存增大了数倍，三级缓存肯定是不能动了，不然整个CPU核心部分的面积将会膨胀到一个非常恐怖的数字，届时将导致产量进一步下降。将更多的面积让给CPU核心也可能是传闻中Rocket Lake最大将只有8核的一大原因。

Sunny Cove是Ice Lake处理器的CPU部分的微架构代号，而它相对于Skylake已经有平均约18~20%的IPC提升，而在Intel的路线图上面，我们已知Sunny Cove的下一任是Willow Cove，将会在Tiger Lake处理器上面使用。而这之前Tiger Lake处理器的曝光显示Willow Cove会在三级缓存上面进行增大，而Intel自己公开的设计草图也暗示了将会通过设计更快的缓存和处理级优化来逐渐加强Sunny Cove。

而Jim Keller所提到的CPU微架构可能并不是Willow Cove，而是它的继任者Golden Cove。就目前的情况看来，Golden Cove应该是正在设计过程中，比较符合目前的时间点。

在他的演讲中形容新架构将有800指令宽度的窗口，巨大的数据-分支预测器，用这样的设计让Intel重回线性性能增长的轨迹中。他还提到了Intel的理念转变，在过去的十年中，Intel处理器代与代之间的IPC进步并不明显，而是专注于如效率等领域。而回首20世纪90年代和21世纪初，Intel在代与代之间的IPC是飞跃式进步的，比如从Netburst（P4）到Conroe（Core）架构再到Nehalem（Core ix）。而随着Intel接近10nm制程，一切都放缓了。

Jim Keller是于2018年4月份加入Intel的，此前在2012年8月份的时候他回到AMD领导开发了Zen架构，再往前他在苹果参与设计了A4和A5处理器，再再往前是他在AMD领导开发了当时非常成功，直到今天仍为一段传奇的K8架构，并且是x86-64指令集和前瞻性的HyperTransport总线的开发者之一，可谓是传奇人物。