这是台积电首次公布N5的良率情况，在N5的基础上，他们已经规划好了一代改良工艺，也就是N5P，将提升5%的同功耗性能或减少10%的同性能功耗。在此之后，他们规划了一代基于5nm节点的N4工艺，它将会引入更多的EUV层以减少生产过程中使用的掩膜的数量，像N6一样，从N5到N4的迁移将会非常平滑。台积电将会在2021年第四季度启用它的风险试产，在2022年启动量产。

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随后是本次公布的重点——N3制程的情况。台积电没有像三星那样选择GAA晶体管技术，而是仍然选择成熟的FinFET工艺开发N3制程。为了实现工艺进步的目标，台积电将会依靠一些创新性的新特性。与N5相比，N3计划在同功耗下提供10~15%的性能增幅，或是在同性能下减少25~30%的能耗，逻辑密度提升1.7x。但N3的SRAM密度将仅有20%的提升，模拟电路部分会更低，仅有10%。也就是说，N3的整体密度并不会有很高的提升，芯片层面上可能仅缩小26%左右。

台积电计划在2021年展开N3的风险试产，然后在2022下半年将其投入量产。公司还在努力超越3nm，并给出了一些进展情况，比如他们将使用高迁移率通道和碳纳米管等先进技术。

今天最新确认的N4节点就是介于N3与N5之间的一种优化节点，它基于N5，是台积电在5nm时代的第三版优化工艺，预计将会在2023年进入量产环节，与N6一样，它对N5有着兼容，可以让不少芯片公司用较低的成本换上更好的制程。正好也是在今天，有传闻称台积电会在5nm时代提供除了N5P之外的更多变种工艺，想必这N4就是其中的一种。

另外根据AnandTech编辑Ian Cutress博士的消息，台积电已经将N5P工艺统称为N5。

在移动芯片旺盛的需求推动下，台积电可以说是根本不缺钱，他们在昨天称，N5制程从2019年开始就已经招揽到多家客户，包括移动通信和HPC两种产品，工艺也将会针对两种不同的应用进行优化。

目前尚不知晓台积电是否有其他基于N5的优化工艺，预计台积电N5将成为继N7之后下一个较为使用时间非常长的制程。